Contents

vii

5

Tools Utilized

56

5.1

VHDL

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

5.1.1

The IEEE standard

. . . . . . . . . . . . . . . . . . . . . . . . . . 57

5.1.2

Advantages

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

5.2

FPGAs

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

5.2.1

History

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

5.2.2

Modern developments

. . . . . . . . . . . . . . . . . . . . . . . . . 61

5.3

The Xilinx Virtex ML605

. . . . . . . . . . . . . . . . . . . . . . . . . . . 62

5.4

Xilinx ISE

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

5.4.1

The CORE Generator

. . . . . . . . . . . . . . . . . . . . . . . . . 64

5.5

Modelsim Simulation Program

. . . . . . . . . . . . . . . . . . . . . . . . 67

6

Conclusions

68

6.1

Acknowledgements and Compromises

. . . . . . . . . . . . . . . . . . . . . 68

6.2

Future Work

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

A RTL schematics

70

B PLX 1.1 Instruction Set Architecture

78

C Segments of Code

80

D Module control signals

85

Bibliography

89