List of Figures

ix

5.5

The instruction memory

. . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

5.6

The instruction memory VHDL interface

. . . . . . . . . . . . . . . . . . . 65

5.7

The data memory

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

5.8

The data memory VHDL interface

. . . . . . . . . . . . . . . . . . . . . . 66

A.1 The CPU RTL schematic

. . . . . . . . . . . . . . . . . . . . . . . . . . . 71

A.2 The PC RTL schematic

. . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

A.3 The ALU adder RTL Schematic

. . . . . . . . . . . . . . . . . . . . . . . . 72

A.4 The control RTL Schematic

. . . . . . . . . . . . . . . . . . . . . . . . . . 73

A.5 The FPU adder

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

A.6 The FPU multiplier

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

A.7 The FPU divider

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

A.8 The FPU RTL schematic

. . . . . . . . . . . . . . . . . . . . . . . . . . . 77

C.1 The FPU instruction signals

. . . . . . . . . . . . . . . . . . . . . . . . . . 83

C.2 The RTL mirror design

. . . . . . . . . . . . . . . . . . . . . . . . . . . . 84