69
3.6
Συζήτηση
Ο κύριος στόχος της παρούσας εργασίας είναι η επίτευξη υψηλότερης επιτάχυνσης,
ρυθµαπόδοσης (Gbps) και αποδοτικότητας (Mbps/slices) στο σχεδιαζόµενο σύστηµα.
Η
πειραµατική
διαδικασία
κατέδειξε
ότι
τα
αποτελέσµατα
επηρεάζονται
άµεσα
από το κρίσιµο µονοπάτι της συνάρτησης
f . ∆ιαπιστώθηκε ότι η επιτάχυνση και
η συνολική βελτίωση στη ρυθµαπόδοση και την αποδοτικότητα είναι σηµαντικά
µεγαλύτερες όταν ο καταχωρητής εισάγεται µετά το βήµα
θ σε σύγκριση µε την
εισαγωγή του µετά το βήµα
π.
Οι Πίνακες 3.8 και 3.9 παρουσιάζουν συγκριτικά αποτελέσµατα µε άλλες σχετικές
αρχιτεκτονικές για όλα τα υποστηριζόµενα µήκη εξόδου (224, 256, 384 και 512 bit), ως
προς τις µετρικές της ρυθµαπόδοσης (Gbps), της συχνότητας λειτουργίας (MHz) και
της αποδοτικότητας (Mbps/slices) για τον αλγόριθµο SHA-3. Αξίζει να σηµειωθεί ότι
η πλειονότητα των σχετικών µελετών εστιάζει πειραµατικά κυρίως σε µήκη εξόδου
256 ή 512 bit.
Όλα τα συγκρινόµενα αποτελέσµατα αναϕέρονται σε επεξεργασία
µηνυµάτων ενός µόνο µπλοκ..
Οι
ερευνητές
στις
εργασίες
αξιοποιώντας
την
πλακέτα
Virtex-5 FPGA, αναϕέρουν υψηλές απαιτήσεις σε επιϕάνεια (slices) και χαµηλότερες
συχνότητες λειτουργίας σε σύγκριση µε τη δική µας υλοποίηση.
Επιπλέον, στις
µελέτες [149, 150] µε χρήση Virtex-6 FPGA, παρατηρείται χαµηλότερη συχνότητα
σε σχέση µε τα αποτελέσµατά µας, αν και καταγράϕεται σηµαντική βελτίωση στην
επιϕάνεια σε slices.
Στην εργασία [150] µε πλακέτα Virtex-7 FPGA, καταγράϕεται
µεγαλύτερη απαίτηση σε επιϕάνεια (slices) και συχνότητα λειτουργίας σε σύγκριση
µε
ό,τι
επιτύχαµε
µε
τις
δικές
µας
τεχνικές
βελτιστοποίησης.
Τέλος,
στην
εργασία
µε
χρήση
Stratix
IV
FPGA,
παρουσιάζονται
ακόµη
µεγαλύτερες
απαιτήσεις σε επιϕάνεια (slices) και σηµαντικά χαµηλότερη συχνότητα από αυτές
που καταϕέραµε µέσω των δικών µας τεχνικών βελτιστοποίησης.
Με
τη
µέθοδό
µας
για
µήκος
εξόδου
256
bit
και
υλοποίηση
σε
Virtex-7
FPGA,
η
προτεινόµενη
αρχιτεκτονική
επιτυγχάνει
βελτίωση
της
ρυθµαπόδοσης
κατά
περισσότερο από 10%,
της αποδοτικότητας κατά άνω του 14%,
της συχνότητας
λειτουργίας κατά πάνω από 11%, καθώς και µείωση της απαιτούµενης επιϕάνειας
σε slices κατά περισσότερο από 14%, σε σύγκριση µε την πλησιέστερη υλοποίηση
της βιβλιογραϕίας [150].
Αντίστοιχα, για µήκος εξόδου 512 bit µε χρήση Virtex-6
FPGA, η αρχιτεκτονική µας παρουσιάζει βελτίωση της ρυθµαπόδοσης κατά πάνω
από 10%, της αποδοτικότητας κατά άνω του 11%, της συχνότητας κατά περισσότερο