56
3.3
Σχετικές εργασίες διοχετεύσεων υλικού
Η
ερευνητική
κοινότητα
της
κρυπτογραϕίας
έχει
πραγµατοποιήσει
σηµαντική
πρόοδο στη βελτιστοποίηση αρχιτεκτονικών και τεχνικών για τον αλγόριθµο SHA-3
σε
συσκευές
FPGA[141].
Κάθε
µία
από
αυτές
τις
προσεγγίσεις
στοχεύει
στη
βελτίωση της ρυθµαπόδοσης του SHA-3, ενώ παράλληλα επιδιώκει τη µείωση της
απαιτούµενης επιϕάνειας υλοποίησης και της κατανάλωσης ισχύος[142–145]. Παρά
ταύτα, εξακολουθεί να παραµένει επιτακτική η ανάγκη για περαιτέρω βελτίωση των
µετρικών απόδοσης, ιδιαίτερα όσον αϕορά τη ρυθµαπόδοση και την ελαχιστοποίηση
της
επιϕάνειας
υλοποίησης.
Στην
ενότητα
που
ακολουθεί,
παρουσιάζονται
και
συζητούνται
άλλες
ερευνητικές
µελέτες
που
είναι
συγκρίσιµες
µε
τη
δική
µας
προσέγγιση.
Οι συγγραϕείς της εργασίας [146], πρότειναν µια τεχνική διασωλήνωσης για τον
SHA-3
512
bit.
Ο
προτεινόµενος
σχεδιασµός
εϕαρµόστηκε
στο
FPGA
Virtex-5.
Η
προτεινόµενη
αρχιτεκτονική
χρειάζεται
επιϕάνεια
σε
slices
2326,
επιτυγχάνει
συχνότητα
306
MHz,
ρυθµαποδοση
5,56
Gbps
και
ρυθµό
αποδοτικότητας
2,40
Mbps/slices.
Στο [147], οι συγγραϕείς πρότειναν µια τεχνική µε διασωλήνωση δύο σταδίων για
το SHA-3 256 bit.
Ο προτεινόµενος σχεδιασµός εϕαρµόστηκε στο FPGA Virtex-5.
Πέτυχαν µέγιστη συχνότητα 317,11 MHz, ρυθµαποδοση 12,68 Gbps, επιϕάνεια σε
slices 4793 και αποδοτικότητα 2,71 Mbps/slices.
Οι
συγγραϕείς
πρότειναν
ένα
σχέδιο
διασωλήνωσης
για
το
SHA-3
512
bit.
Η προτεινόµενη µέθοδος εϕαρµόστηκε στο FPGA Virtex-5.
Η προτεινόµενη
αρχιτεκτονική επιτυγχάνει τον ρυθµό συχνότητας 273 MHz, χρειάζεται επιϕάνεια
σε slices 1163, ρυθµαποδοση 7,80 Gbps και αποδοτικότητα 6,06 Mbps/slices.
Στο
[149], οι συγγραϕείς πρότειναν έναν σχεδιασµό δύο σταδίων για το SHA-3 512
bit σε τρεις συσκευές FPGA. Η προτεινόµενη αρχιτεκτονική υλοποιήθηκε σε πλακέτες
FPGA, Virtex-4, Virtex-5 και Virtex-6. Τα αποτελέσµατα δείχνουν ότι η προτεινόµενη
µέθοδος για το SHA-3 512 bit έχει πιο πολλά υποσχόµενα αποτελέσµατα µε το
Virtex-6.
Πετυχε µέγιστο ρυθµό συχνότητας 391 MHz, ρυθµαποδοση 18,76 Gbps,
επιϕάνεια σε slices 2296 και αποδοτικότητα 8,17 Mbps/slices.
Στην µελέτη [150], οι συγγραϕείς πρότειναν µια τεχνική διασωλήνωσης δύο σταδίων
για το SHA-3 256 bit.
Η γλώσσα προγραµµατισµού που χρησιµοποιηθηκε ηταν
η Very High Speed Integrated Circuit Hardware Description Language (VHDL) και