HLS

hls2hdl — Universal High-Level Synthesis & HDL Compiler Studio

Πλατφόρμα Behavioral Synthesis, Τυπικής Επαλήθευσης IPF & Universal HDL

Έτοιμο

Δείγματα Έργων

Top-Level Συνάρτηση

HLS Mode & Βελτιστοποίηση

Διασωλήνωση (Pipelining)

FPGA Στόχος (Technology Mapping)

Μοντέλο IR & Scheduler

Υλικό Dynamic Memory (malloc/free)

Γλώσσα Εξόδου RTL

Ρυθμίσεις Ρολογιού

Περίοδος (ns)

Συχνότητα (Hz)

100.00 MHz

AHRR Βελτιστοποίηση RTL

Τυπική Επαλήθευση SEC (Yosys)

No graph loaded. Run synthesis to inspect Control Data Flow Graph (CDFG).

Κονσόλα Σύνθεσης & Real-Time Τηλεμετρία

1. INGEST

→

2. CCC_IPF

→

3. SYNTHESIS

→

4. AHRR_REFINE

→

5. EXPORT

→

6. COMPLETED

Μέγιστη Συχνότητα: —

Εμβαδόν (LUTs): —

Flip-Flops: —

DSPs: —

BRAMs: —

FPGA: Xilinx 7-Series

Pipelining: —

Τυπική Ισοδυναμία: —