The acceleration of the algorithm is pursued in such a way that the proposed solutions

are

feasible

for

real-world

applications,

addressing

the

requirements

for

fast

and

secure processing of large volumes of data.

The improvement and acceleration of

throughput constitutes a pivotal aspect of this research, driven by the increasing need

for faster and more efficient data processing in modern information infrastructures.

Accordingly, the proposed techniques leverage the flexibility of FPGAs, highlighting

their capability to support adaptive and cryptographic applications with a strong

emphasis on acceleration, while simultaneously maintaining high levels of throughput

and efficiency.

The contributions presented in this dissertation introduce new directions toward more

advanced, efficient, accelerated, and sustainable solutions in the field of cryptographic

applications based on SHA-3 implemented in embedded systems.

Special emphasis

is placed on the development and evaluation of acceleration techniques, which aim

to optimize throughput and/or efficiency, thereby contributing substantially to the

creation of faster and more effective systems.

The dissertation also highlights the

importance of continuous research and development in this field, as technological

challenges intensify and the demand for faster processing times becomes increasingly

pressing.

Keywords: Hardware acceleration, Hardware optimization, Throughput, Efficiency,

SHA-3, FPGA